TTL i CMOS

2.7. NE sklop u skupini CMOS - ulaz u stanju 1

Na lijevoj slici je prikazan CMOS NE sklop.

Kad je ulazni napon UDD (stanje 1 na ulazu A), tranzistor Tr1 ima napon UGS=0 V i zbog toga je u zapiranju s otporom između odvoda i uvoda oko 10¹⁰ . Upravljačka elektroda tranzistora Tr2 je za napon UDD na pozitivnijem  potencijalu od njegova uvoda pa je tranzistor Tr2 u zasićenju s otporom između odvoda i uvoda oko 10¹⁰ . Izlaz Y je sada praktički spojen na zajedničku točku, a odspojen od napona napajanja pa je na izlazu stanje 0.

Srednja slika predstavlja nadomjesnu shemu NE sklopa u skupini CMOS prikazanu preko nadomjesnih otpora za ulaz u stanju 1.

Desna slika predstavlja nadomjesnu shemu NE sklopa u skupini CMOS prikazanu preko sklopki za ulaz u stanju 1.