VHDL: Deklaracija korištenih biblioteka i paketa

VHDL

Nächster Titel: 1.2. Deklaracija sučelja sklopa

1. Osnovne sastavnice VHDL programa

1.1. Deklaracija korištenih biblioteka i paketa

Standard paket je predefiniran u kompajleru.
  Definirani tipovi uključuju:  bit      bit_vector             typical signals
                                integer  natural  positive      typical variables
                                boolean  string   character     typical variables
                                real     time     delay_length  typical variables

std_logic_1164 paket pruža pojačane signalne tipove
  Definirani tipovi uključuju:   std_ulogic   std_ulogic_vector
                                 std_logic    std_logic_vector

TYPE std_ulogic => ( 'U', -- Uninitialized 'X', -- Forcing Unknown '0', -- Forcing 0 '1', -- Forcing 1 'Z', -- High Impedance 'W', -- Weak Unknown 'L', -- Weak 0 'H', -- Weak 1 '-' -- Don't care );