VHDL
1. Osnovne sastavnice VHDL programa
1.3. Deklaracija arhitekture sklopa
Arhitektura daje detaljan opis odnosa između ulaza i izlaza.
Signal je kao unutarnja žica koja spaja dvije ili više točaka unutar tijela arhitekture. Deklarira se prije BEGIN dijela arhitekture i globalna je varijabla za arhitekturu. Njena vrijednost se dodijeljuje pomoću <= operatora. Varijabla je dio radne memorije, lokalna je za svaki proces. Deklarira se prije BEGIN dijela procesa i dodijeljuje se pomoću := operatora.